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    • 专利摘要:
    Erläutert wird unter anderem eine integrierte Schaltungsanordnung (10), die eine pin-Fotodiode (14) und einen hochdotierten Anschlussbereich (62) eines Bipolartransistors (58) enthält. Durch eine geschickte Verfahrensführung wird ein Zwischenbereich (30) der pin-Diode (14) mit einer großen Tiefe und ohne Autodoping in einem mittleren Bereich hergestellt.
    公开号:DE102004031606A1
    申请号:DE200410031606
    申请日:2004-06-30
    公开日:2006-01-19
    发明作者:Gernot Dr. Langguth；Karlheinz Müller；Holger Dr. Wille
    申请人:Infineon Technologies AG；
    IPC主号:H01L21-8222
    专利说明:
    [0001] DieErfindung betrifft unter anderem eine integrierte Schaltungsanordnung,die eine pin-Diode enthält.Eine pin-Diode ist eine Diode mit einer Schichtenfolge p, i undn, wobei p einen hoch p-dotierten Bereich, i einen eigenleitendenbzw. intrinsischen oder auch nur schwach n- bzw. p-dotierten Zwischenbereichund n einen hoch n-dotierten Bereich bezeichnen. Von einem pn-Übergangunterscheidet sich der pin-Übergangvor allem durch den intrinsischen bzw. den schwach dotierten Zwischenbereich.Weil der Sperrstrom der pin-Diode hauptsächlich von der Ladungsgenerationin der i-Zone abhängt,findet diese Diode Anwendung als Strahlungsdetektor, z.B. in derKerntechnik, oder als pin-Fotodiode, insb. zum Erfassen von Lichtim Wellenlängenbereichzwischen ca. vierhundert Nanometern bis etwa ein Mikrometer. Insbesonderehaben pin-Dioden eine hohe Empfindlichkeit und hohe Erfassungsgeschwindigkeiten.
    [0002] Integriertepin-Dioden haben eine höhere mögliche Frequenzbandbreiteals Einzelhalbleiterbauelemente, da sie direkt mit integriertenSchaltungen monolithisch verbunden sind. Insbesondere sind zwischender pin-Diode und einem Vorverstärkerkeine Bonddrähteerforderlich, so dass sich in Silizium Hochfrequenzanwendungen mitFrequenzen größer als500 Megahertz oder größer als1 Gigahertz realisieren lassen, bspw. bei der optischen Nachrichtenübertragungmit Hilfe von Glasfasern oder Kunststofffasern oder bei der optischenDatenspeicherung. Die pin-Diode wird insbesondere in eine BICMOS-Schaltung (BipolarComplementary Metal Oxide Silicon) integriert. Die pin-Diode istinsbesondere fürLicht im Bereich von 400 Nanometer bis 800 Nanometer und somit für Lichteiner großenBandbreite empfindlich.
    [0003] Esist Aufgabe der Erfindung eine einfach aufgebaute integrierte Schaltungsanordnungmit pin-Diode anzugeben, die insbesondere hochempfindlich und für Hochfrequenzanwendungengeeignet ist. Außerdemsollen Herstellungsverfahren für pin-Dioden angegebenwerden.
    [0004] DieErfindung geht von der Überlegungaus, dass eine großeBandbreite der Fotodiode hauptsächlicherreicht wird, durch: – ein kleines Produkt aus SerienwiderstandRs und Übergangskapazität Cpd. Jegeringer das Produkt Rs·Cpd,um so größer istdie Bandbreite. – DerHauptursache fürdie Bewegung der Ladungsträgermuss Drift sein, d.h. eine Beschleunigung durch ein elektrischesFeld. Deshalb sollte die Raumladungszone die Absorptionszone bzw. derZwischenbereich der pin-Diode vollständig durchdringen. In pin-Diodenkann die Raumladungszone mit einer vergleichsweise kleinen Sperrspannungerzeugt werden. Es kommt zu einer im Vergleich zur Drift erheblichlangsameren Ladungsträgerdiffusion,wenn im Zwischenbereich feldfreie Zonen auftreten. Die Ladungsträgerdiffusionführt zueiner geringeren Flankensteilheit eines elektrischen Signals unddamit zu einer Herabsetzung der Schaltzeiten.
    [0005] DieLichtempfindlichkeit lässtsich erhöhen durch: – einegroßeTiefe des Zwischenbereiches, z.B. größer als oder gleich 10 Mikrometer, – eineAntireflexionsbeschichtung und weitere Maßnahmen zur Erhöhung desAnteils des in die pin-Diode eingekoppelten Lichts.
    [0006] Für Hochfrequenzanwendungenmit gemischten Signalen, d.h. mit analoger Signalverarbeitung undmit digitaler Signalverarbeitung, sollte der Herstellungsprozessu.a. die Herstellung der folgenden Bauelemente in einer integriertenSchaltung ermöglichen: – vertikaleNPN-Transistoren mit einer Grenzfrequenz größer 15 GHz, – VertikalePNP-Transistoren, – CMOS-Transistoren,und – passiveBauelemente wie Widerständeund Kondensatoren.
    [0007] DerHerstellungsprozess soll die Anwendung von Verfahren ermöglichen,die fürdas jeweilige Bauelement am geeignetsten sind. Außerdem sollen möglichstviele Prozessschritte fürdie gleichzeitige Herstellung verschiedener Bauelementarten genutzt werden,um die Gesamtanzahl der Schritte zu verringern. Es sollen hochdotiertevergrabene Kollektoranschlussschichten und vergleichsweise dünne Epitaxieschichtenfür dieHF-Bipolartransistoren(Hochfrequenz) genutzt werden. Andererseits wird für die Zwischenschichtder pin-Diode eine hochohmige Epitaxieschicht benötigt, dieim Vergleich zu der fürden HF-Bipolartransistor benötigtenEpitaxieschicht erheblich dicker ist.
    [0008] EineMöglichkeitbesteht darin, eine Kompromissdicke für die Epitaxieschicht zu wählen, wobeijedoch sowohl die Lichtempfindlichkeit der pin-Diode als auch dieBetriebseigenschaften des Bipolartransistors beeinträchtigt werdenwürden,z.B. die Transitfrequenz.
    [0009] Eineandere Möglichkeitbesteht darin die Epitaxie zu unterbrechen, um die Kollektoranschlussschichtin einer geringen Tiefe zu erzeugen, und dann die Epitaxie fortzusetzen,so dass eine Epitaxiedoppelschicht entsteht. Die tiefe Zwischenzonegewährleisteteine hohe Lichtempfindlichkeit der pin-Diode. Auch die Betriebseigenschaftendes Bipolartransistors werden nicht verschlechtert. Jedoch trittein Autodopingprozess beim Fortsetzen der Epitaxie auf, bei demDotierstoffe aus dem hochdotierten vergrabenen Anschlussbereichin die Zwischenschicht der pin-Diode gelangen und deren Hochfrequenzeigenschaftenerheblich beeinträchtigen.
    [0010] Deshalbwird bei der Erfindung eine dicke Epitaxieschicht verwendet, diein einem einstufigen Epitaxieprozess erzeugt wird, und der vergrabene Anschlussbereichwird mit einem Implantationsverfahren erzeugt, nachdem die Epitaxieschichtfür den gesamtenZwischenbereich hergestellt worden ist. Mit einer Hochenergieimplantationlässt sichder Anschlussbereich auch nachträglichbis in eine Tiefe von mehr als 700 Nanometern oder mehr als einem Mikrometereinbringen. Jedoch beginnt der Anschlussbereich nicht tiefer alsein Mikrometer oder als zwei Mikrometer. Die Energie bei der Implantation liegtbei einer Ausgestaltung im Bereich von 500 KeV bis 1500 KeV.
    [0011] Esentsteht eine integrierte Schaltungsanordnung – mit einerpin-Diode, – miteinem in der pin-Diode enthaltenen zu einer Oberfläche nahendotierten Bereich eines Leitungstyps, bspw. einem p-Bereich, – miteinem in der pin-Diode enthaltenen zu der Oberfläche fernen dotierten Bereicheines anderen Leitungstyps als der Leitungstyp des oberflächennahenBereiches der pin-Diode, bspw. ein vergrabener n-Bereich, – miteinem in der pin-Diode enthaltenen zwischen dem oberflächennahenBereich und dem oberflächenfernenBereich angeordneten undotierten oder im Vergleich zu dem oberflächennahenBereich der pin-Diode mit einer schwachen Dotierung versehenen Zwischenbereich, – miteinem zu der Oberflächenahen Bipolartransistor, – miteinem in dem Bipolartransistor enthaltenen Basisbereich, der beieinem npn-Transistor p-dotiert und bei einem pnp-Transistor n-dotiertist, – miteinem in dem Bipolartransistor enthaltenen, an den Basisbereichangrenzenden und zu der Oberflächenahen Randbereich, z.B. ein Emitterbereich, – miteinem in dem Bipolartransistor enthaltenen, an den Basisbereichangrenzenden und zu der Oberflächefernen Randbereich, z.B. ein Kollektorbereich, – undmit einem im Vergleich zu dem oberflächenfernen Randbereich desBipolartransistors stärker dotiertenAnschlussbe reich, der auf der von der Oberfläche abgewandten Seite des oberflächenfernenRandbereiches angeordnet ist, – wobeider Zwischenbereich in einem Abschnitt, der in einer Tiefe beginnt,in der auch der Anschlussbereich beginnt, und der in einer Tiefeendet, in der auch der Anschlussbereich endet, eine konstanten Dotierstoffkonzentrationsverlaufhat oder einen Dotierstoffkonzentrationsverlauf, der sich um wenigerals eine Größenordnung ändert.
    [0012] Beieiner Weiterbildung liegt die Grenze von oberflächenfernen Bereich der pin-Diodeund Zwischenbereich von der Oberfläche in einer Grenztiefe vonmindestens 8 Mikrometern oder von mindestens 10 Mikrometern. DeroberflächenferneRandbereich des Transistors erstreckt sich maximal in eine Tiefe vonder Oberfläche,die kleiner als 1/3 oder kleiner als 1/5 der Grenztiefe ist. Damitentsteht trotz einer vergleichsweise dicken Epitaxieschicht einBipolartransistor mit hervorragenden Betriebseigenschaften, insbesondereeinem niederohmigen Kollektoranschlusswiderstand und einer kleinenKollektorkapazität.Bei einer Ausgestaltung liegt die der Oberfläche nahe Grenze des Anschlussbereichesin einer Tiefe kleiner als 1,5 Mikrometer.
    [0013] Beieiner anderen Weiterbildung sind die Zwischenschicht und der Anschlussbereichin einer einkristallinen Schicht angeordnet, insbesondere in einerEpitaxieschicht, die mit einer anderen Dotierstoffkonzentrationals das Substrat erzeugt wird, und die insbesondere abgesehen voneinem Randbereich mit einer homogenen Dotierstoffkonzentration erzeugtwird. Die Oberfläche,auf die bei der Nennung von Tiefen Bezug genommen wird, ist vorzugsweiseeine Grenzflächeder einkristallinen Schicht.
    [0014] Beieiner anderen Weiterbildung enthältdie Schaltungsanordnung ein Substrat mit einer homogenen Dotierstoffkonzentrationoder ein undotiertes Substrat, insbesondere ein Siliziumsubstrat.Die Epitaxieschicht hat am Ende des Herstellungs prozesses bei einernächstenWeiterbildung im bereich der pin-Diode eine andere Dotierstoffkonzentration und/odereinen anderen Leitungstyp als das Substrat.
    [0015] DieErfindung betrifft außerdemein Verfahren zum Herstellen der erfindungsgemäßen Schaltungsanordnung odereiner ihrer Weiterbildungen, so dass die oben genannten technischenWirkungen auch fürdass Verfahren gelten. Das Verfahren enthält unabhängig von der Auflistungsreihenfolgedie Schritte: – Erzeugen eines dotiertenBereiches füreine pin-Diode in einem Substrat, – Erzeugeneiner Epitaxieschicht mit einer Dicke von mindestens 5 oder mindestens8 Mikrometern nach dem Erzeugen des Bereiches für die pin-Diode, insbesondereohne Unterbrechung der Epitaxie und ohne Durchführung einer weiteren Epitaxie, – Implantiereneiner vergrabenen Schicht füreinen Kollektoranschlussbereiches eines Bipolartransistors nachdem Erzeugen der Epitaxieschicht, – Erzeugeneines weiteren dotierten Bereiches der pin-Diode, und – Erzeugeneines Bipolartransistors, der einen an den Kollektoranschlussbereichangrenzenden Kollektorbereich enthält, in der Epitaxieschicht.
    [0016] DieErfindung betrifft in einem zweiten Aspekt außerdem ein einfaches Verfahrenzum Herstellen einer integrierten Schaltungsanordnung, insbesondereder erfindungsgemäßen Schaltungsanordnungoder einer ihrer Weiterbildungen. Das Verfahren gemäß zweitenAspekt enthältunabhängigvon der Auflistungsreihenfolge die Schritte: – bei derHerstellung einer integrierten Schaltungsanordnung Erzeugen einerTopologie, die mindestens eine Stufe enthält, an der zu schützendesMaterial angrenzt, – Erzeugeneiner Schutzschicht, die auch die Stufe bedeckt, – Erzeugeneiner Abstandselementschicht nach dem Erzeugen der Schutzschicht, – anisotropes Ätzen derAbstandselementschicht unter Erzeugen eines Abstandselements bzw. Spacersan der Stufe, – Dünnen odervollständigesEntfernen der Schutzschicht in Bereichen, die nicht von einem Abstandselementbedeckt sind, wobei mindestens ein Restbereich der Schutzschichtan dem zu schützendenMaterial verbleibt, – Aufbringeneiner Nutzschicht nach dem Dünnen oderdem Entfernen der Schutzschicht, – Strukturierender Nutzschicht unter gleichzeitigem Entfernen des Abstandselements,wobei das zu schützendeMaterial von dem Restbereich geschützt wird.
    [0017] DasVerfahren lässtsich fürviele Anwendungen einsetzen, bei denen vor dem Strukturieren einer Nutzschichtzu schützendesMaterial an Stufen gezielt mit einer Schutzschicht abgedeckt wird.Insbesondere könnendie Spacer beim Strukturieren entfernt werden, weil der noch ungedünnte bzw.nicht entfernte Restbereich der Schutzschicht ausreichend Schutzbietet.
    [0018] Beieiner Weiterbildung des Verfahrens gemäß zweitem Aspekt verbleibtnach dem Beenden des Dünnensder Schutzschicht eine Teilschicht der Schutzschicht in Bereichen,die nicht von einem Abstandselement bedeckt sind. Das Strukturierenwird selektiv zu der Teilschicht durchgeführt, so dass die Teilschichtals Ätzstoppschichtdient und eine unter der Schutzschicht liegende Schicht nicht beschädigt wird.
    [0019] Beieiner nächstenWeiterbildung des Verfahrens gemäß zweitemAspekt enthalten das zu schützendeMaterial, das Material der Abstandselementschicht und das Materialder Nutzschicht mindestens einen gleichen Materialbestandteil, insbesonderegebundenen Stickstoff bspw. in Siliziumnitrid oder in Oxynitrid.Alternativ sind die genannten Materialien einander gleiche Materialien,insbesondere Siliziumnitrid. Bei den beiden Alternativen können komplizierteStrukturierungsprozesse unter Verwendung nur weniger bzw. unterVerwendung von ähnlichen Materialienauf einfache Art und insbesondere mit wenigen Prozessschritten durchgeführt werden.
    [0020] Beieiner nächstenWeiterbildung ist die Schutzschicht eine Oxidschicht, insbesondereeine Siliziumoxidschicht, wie eine thermische Oxidschicht oder eineTEOS-Schicht. Die Strukturierung selektiv zu Oxidschichten wirdgut beherrscht, so dass das Verfahren mit hoher Ausbeute durchgeführt werden kann,insbesondere auch bei dünnenSchutzschichten.
    [0021] Beieiner nächstenWeiterbildung wird die Nutzschicht nasschemisch strukturiert, vorzugsweise unterVerwendung einer Hartmaske und/oder unter Verwendung von Phosphorsäure. Damitlässt sich dieNutzschicht mit hohen Ätzraten,geringem apparativen Aufwand und ohne Beschädigungen am Wafer strukturieren,wie sie bspw. durch ein Plasma hervorgerufen werden können.
    [0022] Beianderen Weiterbildungen ist das zu schützende Material enthalten in: – einemDielektrikum eines Kondensators, insbesondere eines Kondensators,bei dem eine Elektrode oder beide Elektroden polykristallines Siliziumenthalten oder aus polykristallinem Silizium bestehen, – einerladungsspeichernden Schicht eines Speichertransistors, insbesonderein einer allseitig elektrisch isolierten Schicht, – oderin einem Abstandselement seitlich der Gateelektrode eines Feldeffekttransistorsoder im Gatedielektrikum eines Feldeffekttransistors.
    [0023] Daszu schützendeMaterial ist in allen drei Fällenbei einer Ausgestaltung Bestandteil eines ONO-Schichtstapels (Oxid – Nitrid – Oxid bzw.Oxynitrid), insbesondere Bestandteil der nitridhaltigen Schichtbzw. Schichten eines solchen Stapel. Aber auch Nitrid-Einfachschichtensind bei alternativen Wei terbildungen in den drei genannten Bauelementenvor Ätzangriffenzu schützen.
    [0024] Beieiner nächstenWeiterbildung bedeckt die Nutzschicht ein lichtempfindliches Element,insbesondere eine pin-Diode, eine pn-Fotodiode oder ein CCD-Element(Carged Coupled Device). Die Nutzschicht ist bei einer Weiterbildungals Antireflexionsschicht ausgebildet. Bei einer Ausgestaltung werdennitridhaltige Materialien als Antireflexionsschicht verwendet. Beider Strukturierung werden andere Bauelemente mit nitridhaltigenTeilbereichen oder Teilbereichen aus Nitrid durch die Schutzschichtwirksam geschützt.Dies gilt auch dann, wenn das Abstandselement ebenfalls nitridhaltigist oder aus einem Nitrid besteht.
    [0025] Beieiner anderen Weiterbildung wird das lichtempfindliche Element durcheinen Schichtstapel bedeckt, der in der angegebenen Reihenfolgemit zunehmendem Abstand zu dem lichtempfindlichen Element enthält: – einethermische Oxidschicht, – eineabgeschiedene Oxidschicht, und – dieNutzschicht.
    [0026] DerSchichtstapel führtzu einem hochempfindlichen Fotoelement, weil sehr viel eintreffendes Lichteingekoppelt wird.
    [0027] ImFolgenden werden Ausführungsbeispiele derErfindung an Hand der beiliegenden Zeichnungen erläutert. Darinzeigen: 1 eine integrierte Schaltungsanordnungmit pin-Diode, und
    [0028] 2A bis 2F Herstellungsstufenbei der Herstellung der integrierten Schaltungsanordnung.
    [0029] 1 zeigteine integrierte Schaltungsanordnung 10, die einen p-dotierterSubstratbereich 12 mit einer Dotierstoffkonzentration vonbspw. 2 1015 Dotieratomen je Kubikzentime ter,eine pin-Fotodiode 14 und einen Schaltungsbereich 18 enthält. DerSubstratbereich 12 ist beispielsweise in einer Halbleiterscheibeenthalten, z.B. in einem Siliziumwafer oder in einem Siliziumplättchen bzw.Chip. In dem Substrat und in einer Epitaxieschicht 19 wurdebeispielsweise mit dem unten nähererläutertenVerfahren ein vergrabener n+-Bereich 20 erzeugt,wobei n+ eine hohe Dotierstoffkonzentrationeines Dotierstoffes bezeichnet, der zu einem n-Leitungstyp führt, d.h.beispielsweise von Arsen oder Phosphor. Der Bereich 20 grenztan den Substratbereich an und hat eine Dicke von bspw. einem Mikrometer.In der gleichen Ebene wie der Bereich 20 befindet sichunterhalb des Schaltungsbereiches 18 ein vergrabener p+-Bereich 28. Der Bereich 28 grenztan den Substratbereich 12 und auch an den Bereich 20 an.Der Bereich 28 befindet sich ebenfalls in dem Substratund in der Epitaxieschicht 19. Im Ausführungsbeispiel ist der Bereich 28 dickerals der Bereich 20 und hat bspw. eine Dicke von mehrerenMikrometern, z.B. von mindestens 2 Mikrometern.
    [0030] DerBereich 20 gehörtzu der Fotodiode 14, die beispielsweise eine Ausdehnungvon fünfzigMikrometern in lateraler Richtung hat. Über dem Bereich 20 befindetsich angrenzend an den Bereich 20 ein Zwischenbereich 30 derFotodiode 14, der schwach n-dotiert ist, d.h. n- mit einer Dotierstoffkonzentration vonbspw. 1 1013 Dotierstoffatomen je Kubikzentimeter.Der Zwischenbereich 30 wurde in der Epitaxieschicht 19 ausgebildetund hat eine Dicke größer 5 Mikrometer.Alternativ wird ein schwach p-dotierter Bereich 30 verwendetoder ein undotierter Bereich 30. Der Zwischenbereich 30 istseitlich vollständigvon einem beispielsweise ringförmigenAnschlussbereich umgeben ist, von dem in 1 zwei Teilbereiche 32a und 32b dargestelltsind. Der Anschlussbereich und damit auch die Teilbereiche 32a und 32b sindn-dotiert, jedoch mit einer höherenDotierstoffkonzentration als der Zwischenbereich 30.
    [0031] Anseinem substratfernen Abschnitt grenzt der Anschlussbereich an einenebenfalls ringförmigenhochdotierten Bereich an, von dem in 1 zwei Abschnitte 34a und 34b dargestelltsind. Der hochdotierte Bereich und damit auch die Abschnitte 34a und 34b sindzur Gewährleistungeines geringen Kontaktwiderstandes zum Anschlussbereich n+-dotiert. Nicht dargestellte Leitbahnendurchdringen eine oder mehrere Metallisierungslagen der integriertenSchaltungsanordnung 10 und führen zu dem Abschnitt 34a bzw. 34b desAnschlussbereiches.
    [0032] Anden Zwischenbereich 30 grenzt auf der dem Substrat 12 abgewandtenSeite des Zwischenbereiches 30 an diesen ein p+-dotierter Bereich 42, welcherdie Anode der Fotodiode 14 bildet. Eine nicht dargestellteLeitbahn ist mit dem Bereich 42 verbunden.
    [0033] Über demBereich 42 befindet sich in den Metallisierungslagen einenicht dargestellt Aussparung, durch die Licht zur Fotodiode 14 gelangt,um deren elektrische Eigenschaften zu beeinflussen. Damit einfallendesLicht möglichstvollständigin die Fotodiode 14 eindringen kann, ist auf der pin-Diode 14 imBereich der Aussparung ein Anpassungsschichtstapel aufgebracht,bspw. ein Dreifachschichtstapel aus: – einerthermischen Oxidschicht 44 angrenzend an den Bereich 42 miteiner Schichtdicke von bspw. einigen Nanometern, z.B. im Bereichvon 3 bis 10 Nanometern, hier von 4,5 Nanometern, – einemTEOS-Oxidschichtbereich 46 angrenzend an die thermischeOxidschicht 44, wobei die Oxidschicht 46 eineDicke im Bereich von 3 bis 15 Nanometern hat, insbesondere eineDicke von 5 Nanometern, und – einemNitridschichtbereich 48, der an die Oxidschicht 44 angrenztund bspw. eine Dicke im Bereich von 30 bis 50 Nanometern hat, insbesondereeine Dicke von 40 Nanometer.
    [0034] Diethermische Oxidschicht 49 verbessert die Oberflächeneigenschaftendes Bereiches 42 durch eine Verringerung der Oberflächenrekombination.Der Oxidschichtbereich 46 und der Nitridschichtbereich 48 habenoptische Wirkungen und verrin gern die Reflexion des auf die pin-Diode 14 auftreffenden Lichtes.
    [0035] Nebendem Zwischenbereich 30 befindet sich ein schwach p-dotierter Bereich 54 inder Epitaxieschicht 19. Der Bereich 54 grenztan den Bereich 28 und erstreckt sich bis zur Oberfläche derEpitaxieschicht 19. Somit verbindet der Bereich 28 den Bereich 54 elektrischleitfähigmit dem Substrat 12.
    [0036] Inder Epitaxieschicht 19 befinden sich im Schaltungsbereich 18 eineVielzahl von aktiven und passiven Bauelementen, von denen in 1 ein npn-Transistor 58,ein Kondensator 59, ein n-Kanal-Transistor 60 undein p-Kanal-Transistor 61 dargestellt sind. Der npn-Transistor 58 enthält einenvergrabenen Kollektoranschlussbereich 62, der stark n-dotiertist, d.h. n+, und zu einem SIC-Kollektorbereich 64 (SelektivImplantierter Kollektor) führt,d.h. einen selbstausrichtend durch Implantation unter einer Emitteröffnung erzeugtenKollektor. Alternativ wird ein breiterer Kollektorbereich 64 verwendet.Der Kollektorbereich 64 ist stärker n-dotiert als ein ihn umgebenderBereich 65, der schwach dotiert ist, d.h. n–.Der Kollektorbereich 64 ist bspw. gleich stark wie derAnschlussbereich 62 oder schwächer als dieser Anschlussbereich 62 dotiert.Oberhalb des Kollektorbereiches 64 befindet sich ein Basisbereich 66,der stark p-dotiert ist und ein Emitterbereich 68, derstark n-dotiert ist.
    [0037] DieOxidschicht 44 bzw. die TEOS-Schicht 46 und einNitridschichtbereich 70 enthalten oberhalb des Emitterbereiches 68 jeweilseine Aussparung, durch die sich eine polykristalline Emitter-Anschlusselektrode 72 erstreckt,die zum Anschluss des Emitterbereiches 68 dient. Oberhalbder Anschlusselektrode 72 grenzt ein optional ein Oxidbereich 74 an,der als Hartmaske beim Strukturieren der Anschlusselektrode 72 verwendetworden ist und bei einem anderen Ausführungsbeispiel entfernt wird.Der Oxidbereich, die Anschlusselektrode 72 und der Nitridschichtbereich 70 wurdenmit Hilfe eines fotolitho grafischen Verfahrens und eines gemeinsamen Ätzschrittesstrukturiert.
    [0038] DerKondensator 59 ist auf einem Feldoxidbereich 76 oderSTI (Shallow Trench Isolation) angeordnet und enthält in derfolgenden Reihenfolge mit zunehmenden Abstand zu dem Feldoxidbereich 76: – einepolykristalline Bodenelektrode 78 aus Silizium, – dieOxidschicht 44, – einenTeil der TEOS-Schicht 46, – einenNitridschichtbereich 82 (entspricht 70), – einepolkristalline Deckelektrode 84 aus Silizium, und – einenoptionalen Oxidbereich 86, bspw. aus Siliziumdioxid.
    [0039] Seitlichder Bodenelektrode 78 sind Spacerbereiche 88a und 88b einesdie Bodenelektrode 78 umschließenden Oxidspacers angeordnet.Der Oxidbereich 86, die Deckelektrode 84 und derNitridschichtbereich 82 wurden mit dem gleichen fotolithografischenVerfahren strukturiert, mit dem auch der Oxidbereich 74,die Anschlusselektrode 72 und der Nitridschichtbereich 70 strukturiertworden sind.
    [0040] DerFeldeffekttransistor 60 ist in einer p-Wanne angeordnetund hat einen üblichenAufbau. Beispielhaft sind eine Gateelektrode 90 und seitlich davonangeordnete Oxidspacer 92a und 92b mit Bezugszeichenversehen. Der Feldeffekttransistor 61 ist dagegen in einern-Wanne angeordnet und hat ebenfalls einen üblichen Aufbau. Beispielhaftsind eine Gateelektrode 94 und seitlich davon angeordnete Oxidspacer 96a und 96b mitBezugszeichen versehen. Die Gateelektroden 90 und 94 sowiedie Spacer 92a, 92b, 96a und 96b sindmit der TEOS-Schicht 46 bedeckt.
    [0041] DieBodenelektrode 78 und die Gateelektroden 90 und 94 sindaus der ersten polykristallinen Schicht Poly1 erzeugt worden, diezum Herstellen der Schaltungsanordnung 10 aufgebracht wordenist. Die Anschlusselektrode 72 und die Deckelektrode 84 sinddagegen aus einer zweiten polykristallinen Schicht Poly2 erzeugtworden, die nach dem Aufbringen und Strukturieren der ersten polykristallinen SchichtPoly1, nach dem Erzeugen der Spacer 88a, 88b, 92a, 92b, 96a und 96b,nach dem Aufbringen der Oxidschicht 44 und nach dem Aufbringender Nitridschicht aufgebracht worden ist, aus der der Nitridschichtbereich 70 undder Nitridschichtbereich 82 erzeugt worden sind.
    [0042] Inder 1 sind außerdemweitere Feldoxidbereiche (oder STI) 100 bis 116 dargestellt,die beispielsweise aus Siliziumdioxid (oder TEOS) bestehen und einzelneBauelemente bzw. Funktionseinheiten von Bauelementen untereinanderelektrisch isolieren.
    [0043] Beider Herstellung der Schaltungsanordnung 10 wird beispielsweisevon einem p-dotierten Substrat 12 ausgegangen. Die n-dotiertevergrabene Schicht 20 wird im Bereich für die Fotodiode 14 als Kathodeimplantiert. Eine p-dotierte Schicht 28 wird in dem Schaltungsbereich 18 implantiert,wobei vorzugsweise ein selbstausrichtender Prozess verwendet wird.Danach wird die einstufige Epitaxie zur Erzeugung der Epitaxieschicht 19 durchgeführt, wobei in-situeine geringe Dotierstoffkonzentration von bspw. 1013 Dotierstoffatomenje Kubikzentimeter erzeugt wird. Die Epitaxieschicht 19 wirdohne Unterbrechung in einer Dicke größer als 5 Mikrometer aber vorzugsweisekleiner als 30 Mikrometer ausgebildet, um den Zwischenbereich 30 bzw.den i-Bereich der pin-Diode 14 zu erzeugen.
    [0044] DerKathodenkontakt 32a, 32b wird im Ausführungsbeispielfür Epitaxiedickenbis 15 Mikrometer durch Phosphorimplantation erzeugt, gefolgt von einerAusdiffusion bei einer hohen Temperatur von bspw. im Bereich von1000 Grad Celsius bis 1200 Grad Celsius für eine Dauer im Bereich von150 Minuten bis 500 Minuten.
    [0045] Dergleiche Hochtemperaturschritt wird bei dem Ausführungsbeispiel zum Erzeugeneiner geringen p-Dotierung im Bereich 54 genutzt, d.h.im Schaltungsbereich 18 der Epitaxieschicht 19.Damit wird im Schaltungsbereich 18 in der Nähe der Oberfläche diegleiche Dotierstoffkonzentration wie in dem P-Substrat 12 erzeugt.
    [0046] Alternativwird der Kathodenkontakt jedoch unter Verwendung von Gräben hergestellt.Die Anschlussbereiche 32a und 32b werden dannnicht durch Diffusion, sondern in tiefen Gräben erzeugt, an deren Grabenwandeine isolierende Schicht erzeugt wird, z.B. eine Siliziumdioxidschicht,und in die dann dotiertes Polysilizium oder auch ein Metall eingebrachtwird. Bei diesem alternativen Ausführungsbeispiel lässt sichdie Dicke der Epitaxieschicht weiter erhöhen z.B. auf über 15 Mikrometer,so dass sich die Empfindlichkeit der pin-Diode bei näherungsweisegleichbleibenden Hochfrequenzeigenschaften erhöht.
    [0047] Erstdanach wird die Hochenergieimplantation für den Kollektoranschlussbereich 62 durchgeführt, sodass Autodoping in einem mittleren Bereich der Zwischenschicht vermiedenwird. Die Verfahrensschritte zur Herstellung der CMOS-Bauelemente 60, 61 undder passiven Bauelemente 59 sowie für die weitere Herstellung derBipolartransistoren 58 sind in dem Ausführungsbeispiel die bekanntenbzw. standardmäßig durchgeführten Verfahrensschritte.
    [0048] Die 2A bis 2F zeigenHerstellungsstufen bei der Herstellung der integrierten Schaltungsanordnung 10,insbesondere im Zusammenhang mit dem Aufbringen des als Antireflexionsschichtdienenden Nitridschichtbereiches 48.
    [0049] AmEnde des FEOL-Prozesses (Front End Of Line), d.h. nach dem Herstellender Halbleiterbauelemente 58, 60, 61 abervor dem Herstellen der ersten Metallisierungslage, wird eine Antireflexionsschicht 44/46, 48 aufder Photodiode 14 aufgebracht, die aus einem unteren Oxidschichtbereich 44 und 46 undeinem daran angrenzenden oberen Nitridschichtbereich 48 besteht.Im Ausführungsbeispiel wirdeine thermische Oxidschicht 44 als Interfaceschicht verwendet,um die Oberflächenrekombinationzu verringern.
    [0050] DieDicke der Oxid/Nitrid-Doppelschicht 44/46, 48 istauf eine minimale Reflexion fürdie Wellenlängedes Lichtes optimiert, fürdas die pin-Diode empfindlich sein soll. Siliziumnitrid kann nichtdirekt abgeschieden und strukturiert werden, weil es noch anderefreiliegende Nitridgebiete gibt, z.B. den Nitridschichtbereich 70 bzw. 82.Die thermische Oxidschicht 44 schützt außerdem die Bodenelektrode 78, dieGateelektroden 90 und 94 sowie die daran angrenzendenSpacer nur unzureichend, zumal die Spacer auch aus Siliziumnitridbestehen können. Deshalbwird die im Folgenden erläuterteVerfahrensschrittfolge durchgeführt.
    [0051] 2A zeigtden Anodenbereich 42 der pin-Diode und den Kondensator 59,wobei der dazwischen liegende Bereich nicht dargestellt ist, was durcheine gestrichelte vertikale Linie 120 angedeutet ist. In 2A istdie Schaltungsanordnung 10 unmittelbar nach der Strukturierungdes polykristallinen Siliziums Poly2 gezeigt. Der Anodenbereich 42 ist vonder thermischen Oxidschicht 44 bedeckt und von einer Siliziumdioxidschicht,die eine Dicke von bspw. 12 Nanometer hat.
    [0052] Wiein 2B dargestellt ist, wird anschließend konformeine Schutzschicht 46b abgeschieden, bspw. eine Siliziumdioxidschichtmit einem TEOS-Verfahren (Tetra Ethylen Ortho Silicate) in einerSchichtdicke im Bereich von 30 bis 60 Nanometer, hier mit einerSchichtdicke von bspw. 40 Nanometer. Die Schutzschicht 46b sollu.a. Nitridbereich 82 horizontal und vertikal schützen. DieSchutzschicht 46b schütztaußerdemdie Oxidschichten 44 und 46a im Bereich des Kondensators 59 vorden Einwirkungen der weiter unten erläuterten Verfahrensschritte.
    [0053] Wiein 2B dargestellt ist, wird nach dem ganzflächigen Aufbringender Schutzschicht 46b eine Abstandselementschicht 122 aufgebracht, bspw.eine Siliziumnitridschicht mit einem (LP)CVD-Verfahren (Low PressureChemical Vapor Deposition) in einer Schichtdicke im Bereich von100 Nanometern bis 200 Nanometern, hier mit einer Schichtdicke vonbeispielsweise 150 Nanometern.
    [0054] Wieweiter in 2C dargestellt ist, wird die Abstandselementschicht 122 anschließend miteinem anisotropen Ätzverfahren,z.B. mit einem RIE-Verfahren (Reactive Ion Etching) geätzt, wobei anStufen Abstandselemente bzw. Spacer erzeugt werden, siehe bspw.Abstandselement 130. Beim anisotropen Ätzen dient die Schutzschicht 46b als Stoppschichtund wird in planaren Bereichen freigelegt sowie von bspw. 40 Nanometerauf 20 Nanometer gedünnt.An kleineren Stufen verbleiben Reste 132 der Abstandselementschicht 122.Diese Reste sind aber nicht weiter störend, wie sich auch aus den folgendenErläuterungenergibt.
    [0055] Wiein 2D dargestellt ist, wird danach die Schutzschicht 46b inBereichen entfernt, die nicht von Abstandselementen 130 bedecktsind bzw. die nicht unmittelbar an ein Abstandselement 130 grenzen.Im Ausführungsbeispielhat die Oxidschicht 44/46 nach dem Entfernen derSchutzschicht 46b eine Dicke von bspw. 9,5 Nanometern.Somit ragt das Abstandselement 130 um bspw. mehr als 30Nanometer überdie zum Substrat 12 parallel liegende Oberfläche derOxidschicht 46 auf dem Oxidbereich 86 hinaus.Das Entfernen der Schutzschicht 46b erfolgt bspw. anisotrop,insb. nasschemisch bspw. mit Flusssäure HF. Eine Unterätzung desAbstandselementes 130 in gewissen Grenzen wird hingenommen,da die laterale Ausdehnung am Fuß des Abstandselementes größer alsdie Schichtdicke der Schutzschicht 46b ist, insbesonderemehr als doppelt so groß.
    [0056] Beieinem anderen Ausführungsbeispielwird die Schutzschicht 46b dagegen selektiv zu dem Abstandselement 130 nurgedünnt,bspw. um mehr als die Hälfteihrer ursprünglichenDicke, wobei die Schutzschicht 46b jedoch an keiner Stelledurchätzt wird.Die Zieldicke fürdas Dünnenliegt bspw. im Bereich von 5 bis 15 Nanometer.
    [0057] Unterdem Abstandselement 130 und zwischen dem Abstandselement 130 undder Deckelektrode 84 bzw. dem Nitridbereich hat die Schutzschicht 46b dagegenauch nach dem Entfernen bzw. Dünnenihre ursprünglicheDicke von bspw. 40 Nanometern, so dass sie hier eine besonders gute Schutzwirkunghat, auch wenn das Abstandselement 130 entfernt werdensollte. Beim Entfernen der Schutzschicht 46b wird außerdem dieOxidschicht 46a gedünnt,z.B. um 2 Nanometer, wobei die Schicht 46 entsteht. DieDicke der Oxidschicht 44/46 wird so eingestellt,dass Reflexionen von Licht beim Eintritt in die pin-Diode minimiertwerden.
    [0058] Wiein 2E dargestellt ist, wird nach dem Entfernen derfreiliegenden Bereiche der Schicht 46b eine Schicht 48b abgeschiedenaus der die Antireflexionsschicht bzw. der Nitridschichtbereich 48 erzeugt werdensoll. Die Schicht 48b besteht im Ausführungsbeispiel aus Siliziumnitridwobei ihre Dicke auf die Lichtwellenlänge der Anwendung angepasstwird. Die Schichtdicke der Schicht 48b liegt im Bereichvon bspw. 30 Nanometern bis 60 Nanometern. Die Schicht 48b wirdauf der gedünntenOxidschicht 44/46 abgeschieden. Im Ausführungsbeispielhat die Silizium-Nitridschicht 48b eine Schichtdicke von40 Nanometern. Das Abstandselement 130 besteht somit ausdem gleichen Material wie die Schicht 48b und wird einTeil dieser Schicht 48b.
    [0059] Nachdem Abscheiden der Schicht 48b wird eine Hartmaskenschicht,z.B. eine TEOS-Hartmaskenschicht, aufgebracht und strukturiert,wobei eine Hartmaske 140 oberhalb des Bereiches 42 erzeugt wird.Die Hartmaske 140 wird mit Hilfe eines foto lithografischenVerfahrens und eines Ätzprozessesaus der Hartmaskenschicht erzeugt. Bspw. besteht die Hartmaskenschicht 48 ausSiliziumdioxid. Beim Strukturieren der Hartmaskenschicht wird aufder Schicht 48b gestoppt. Die Dicke der Hartmaskenschichtist so gewählt,dass die Schicht 48b vollständig strukturiert werden kannohne dass dabei die Hartmaske durchätzt wird.
    [0060] 2F zeigteine Herstellungsstufe nach dem Strukturieren der Schicht 48b mitHilfe der Hartmaske 140 in einem bspw. nasschemischen unddamit isotropen Prozess, bspw. unter Verwendung von Phosphorsäure, undnach dem Entfernen der Hartmaske 140. Unter dem Bereich,an dem sich die Hartmaske 140 befand, ist nun der als Antireflexionsschichtwirkende Nitridschichtbereich 48 entstanden. Beim Strukturierender Nitridschicht 48b wird auch das Abstandselement 130 entfernt.jedoch bietet bspw. ein L-förmigerverdickter Bereich 150 der Oxidschicht 46 demNitridschichtbereich 82 ausreichend Schutz vor dem Ätzbad. DerL-förmigeBereich 150 bedeckt den Boden und die Seitenfläche derStufe, an der auch das Abstandselement 130 angeordnet gewesenist. Bei dem nasschemischen Ätzprozess wirdalso auf der Oxidschicht 46 gestoppt.
    [0061] AmEnde des BEOL-Prozesses (Back End Of Line), d.h. nach dem Herstellender Metallisierungslagen wird eine am Schluss aufgebrachte Nitrid-Passivierungsschichtoberhalb der pin-Diode 14 wiederentfernt, um in der Anwendung optische Interferenzeffekte zu minimieren.Dazu wird die gleiche Maske verwendet, die auch zum Strukturierender Anschlusspads verwendet wird, so dass hier keine zusätzlicheMaske erforderlich ist.
    [0062] Esentsteht eine pin-Diode mit einer Bandbreite von einem Gigahertzbei einer Betriebsspannung von 2,5 Volt und einer Wellenlänge desauftreffenden Lichts von 650 Nanometer. Die erreichten Lichtempfindlichkeitswertesind: – 0,25A/W (Ampere je Watt) bei einer Wellenlänge von 405 Nanometer, – 0,4A/W bei einer Wellenlängevon 650 Nanometer, und – 0,35A/W bei einer Wellenlängevon 780 Nanometer.
    [0063] Esergeben sich die folgenden technischen Wirkungen: – eine einfacheVerfahrensführungbei der nur ein Epitaxieprozess erforderlich ist, bei dem nur 4 zusätzlicheFotomasken fürdie Herstellung der pin-Diode erforderlich sind und bei dem nur3 zusätzlicheFotomasken fürdie Herstellung des Hochfrequenz NPN-Transistors 58 erforderlich sind, – einekleine Betriebsspannung der pin-Diode 14, von bspw. kleiner 3 Volt,insbesondere von 2,5 Volt, – einekleine p/n-Sperrschichtkapazitätder pin-Diode von bspw. nur rund 15 Pikofarad je Quadratmillimeter, – einkleiner Serienwiderstand der pin-Diode, – diepin-Diode ist insbesondere in ihrem mittleren Bereich frei von Autodopingschichten,so dass es keine langsamen Ladungsträgerdiffusionseffekte gibt,und – diedarunter liegende n/p-Fotodiode zwischen der Schicht 20 undder Schicht 12 wird kurzgeschlossen, um damit langsameLadungsträgerdiffusionseffekteaus dem Substrat zu vermeiden.
    10 integrierteSchaltungsanordnung 12 Substratbereich 14 pin-Fotodiode 18 Schaltungsbereich 19 Epitaxieschicht 20,22 n+-Bereich 28 p+-Bereich 30 Zwischenbereich 42 p+-Bereich 44 Oxidschicht 46,46a Oxidschicht 46b Schutzschicht 48 Nitridschichtbereich 48b Schicht 54 p-Bereich 58 Bipolartransistor 59 Kondensator 60,61 Feldeffekttransistor 62 Kollektoranschlussbereich 64 Kollektorbereich 65 Bereich 66 Basisbereich 68 Emitterbereich 70 Nitridschichtbereich 72 Emitteranschlussbereich 74 Oxidbereich 76 Feldoxidbereich 78 Bodenelektrode 82 Nitridschichtbereich 84 Deckelektrode 86 Oxidbereich 86a,86b Spacer 90 Gateelektrode 92a,92b Oxidspacer 94 Gateelektrode 96a,96b Oxidspacer 120 Linie 122 Abstandselementschicht 130 Abstandselement 132 Rest 140 Hartmaske 150 L-förmiger Schutzbereich
    权利要求:
    Claims (14)
    [1] Integrierte Schaltungsanordnung (10), miteiner pin-Diode (14), mit einem in der pin-Diode (19)enthaltenen zu einer Oberflächenahen dotierten Bereich (42) eines Leitungstyps, miteinem in der pin-Diode (19) enthaltenen zu der Oberfläche fernendotierten Bereich (20) eines anderen Leitungstyps als derLeitungstyp des oberflächennahenBereiches (42) der pin-Diode(14), mit einem in der pin-Diode (14) enthaltenenzwischen dem oberflächennahenBereich (42) und dem oberflächenfernen Bereich (20)angeordneten undotierten oder im Vergleich zu dem oberflächennahenBereich (42) der pin-Diode (14) mit einer schwachenDotierung versehenen Zwischenbereich (30), mit einemzu der Oberflächenahen Bipolartransistor (58), mit einem in dem Bipolartransistor(58) enthaltenen Basisbereich (66), mit einemin dem Bipolartransistor (58) enthaltenen, an den Basisbereich(66) angrenzenden und zu der Oberfläche nahen Randbereich (68), miteinem in dem Bipolartransistor (58) enthaltenen, an denBasisbereich (66) angrenzenden und zu der Oberfläche fernenRandbereich (64), und mit einem Anschlussbereich (62),der auf der von der Oberflächeabgewandten Seite des oberflächenfernenRandbereiches (64) angeordnet ist, wobei der Zwischenbereich(30) in einem Abschnitt, der in einer Tiefe beginnt, inder auch der Anschlussbereich (62) beginnt, und der ineiner Tiefe endet, in der auch der Anschlussbereich (62)endet, eine konstanten Dotierstoffkonzentrationsverlauf hat odereinen Dotierstoffkonzentrationsverlauf, der sich um weniger alseine Größenordnung ändert.
    [2] Schaltungsanordnung (10) nach Anspruch 1, wobeidie Grenze von oberflächenfernenBereich (20) der pin-Diode (14) und Zwischenbereich(30) von der Oberflächein einer Grenztiefe von mindestens 5 oder 8 Mikrometern oder vonmindestens 10 Mikrometern angeordnet ist, und wobei sich der oberflächenferneRandbereich (64) des Transistors (58) maximalin eine Tiefe von der Oberflächeerstreckt, die kleiner als 1/3 oder kleiner als 1/5 der Grenztiefe ist.
    [3] Schaltungsanordnung (10) nach einem der vorhergehendenAnsprüche,dadurch gekennzeichnet, dass der Zwischenbereich (30) undder Anschlussbereich (62) in einer einkristallinen Schicht (19)angeordnet sind, insbesondere in einer Epitaxieschicht (19),wobei die Oberflächevorzugsweise eine Grenzflächeder einkristallinen Schicht (19) ist.
    [4] Schaltungsanordnung (10) nach einem der vorhergehendenAnsprüche,dadurch gekennzeichnet, dass die Schaltungsanordnung (10)ein Substrat (12) mit einer homogenen Dotierstoffkonzentration oderein undotiertes Substrat (12) enthält.
    [5] Schaltungsanordnung (10) nach Anspruch 3 oder4, dadurch gekennzeichnet, dass die Epitaxieschicht (19)im Bereich der pin-Diode (14) eine andere Dotierstoffkonzentrationals das Substrat (12) hat, und dass die Epitaxieschicht(19) im Bereich von mindestens einem Transistor (58, 60, 61)die gleiche Oberflächen-Dotierstoffkonzentrationwie das Substrat (12) hat.
    [6] Verfahren zum Herstellen einer integrierten Schaltungsanordnung(10) mit pin-Diode (14) und Bipolartransistor(58), insbesondere einer Schaltungsanordnung (10)nach einem der vorhergehenden Ansprüche, gekennzeichnet durchdie Schritte: Erzeugen eines dotierten Bereiches (20)für eine pin-Diode(14) in einem Substrat (12), Erzeugen einer Epitaxieschicht(19) mit einer Dicke von mindestens 5 oder 8 Mikrometernnach dem Erzeugen des Bereiches (20) für die pin-Diode (14), Implantiereneines vergrabenen Anschlussbereiches (62) für einenAnschluss eines Bipolartransistors (58) nach dem Erzeugender Epitaxieschicht (19), Erzeugen eines weiterendotierten Bereiches (42) der pin-Diode (14) mit entgegengesetztemLeitungstyp im Vergleich zu dem Leitungstyp des zuerst erzeugtenBereiches (20) der pin-Diode(14) in der Epitaxieschicht (19), und Erzeugeneines Bipolartransistors (58), der einen an den Anschlussbereich(62) angrenzenden Randbereich (64) enthält, in derEpitaxieschicht (19).
    [7] Verfahren zum Herstellen einer integrierten Schaltungsanordnung(10), mit den Schritten: bei der Herstellungeiner integrierten Schaltungsanordnung (10) Erzeugen einerTopologie, die mindestens eine Stufe enthält, an der zu schützendesMaterial (82) angrenzt, Erzeugen einer Schutzschicht(46b), die auch die Stufe bedeckt, Erzeugen einerAbstandselementschicht (122) nach dem Erzeugen der Schutzschicht(46b), anisotropes Ätzen der Abstandselementschicht(122) unter Erzeugen mindestens eines Abstandselements (130)an der Stufe, Dünnenoder vollständigesEntfernen der Schutzschicht (46b) in Bereichen, die nichtvon dem Abstandselement (130) bedeckt sind, wobei mindestens einRestbereich (150) der Schutzschicht (46b) an demzu schützendenMaterial (82) verbleibt, Aufbringen einer Nutzschicht (48b)nach dem Dünnenoder dem Entfernen der Schutzschicht (46b), Strukturierender Nutzschicht (48b) unter gleichzeitigem Entfernen desAbstandselements (130), wobei das zu schützende Material(82) von dem Restbereich (150) geschützt wird.
    [8] Verfahren nach Anspruch 7, dadurch gekennzeichnet,dass nach dem Beenden des Dünnensder Schutzschicht (46b) eine Teilschicht der Schutzschicht(46b) in Bereichen verbleibt, die nicht von einem Abstandselement(130) bedeckt sind, und dass das Strukturieren selektivzu der Teilschicht durchgeführtwird, oder dass die Schutzschicht (46b) vollständig inBereichen entfernt wird, die nicht von dem Abstandselement (130)bedeckt sind, wobei unter der Schutzschicht (46b) eineSchicht (46a) angeordnet ist, die aus dem gleichen Materialwie die Schutzschicht (46b) besteht.
    [9] Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet,dass das zu schützendeMaterial (82), das Material der Abstandselementschicht(122) und das Material der Nutzschicht (48, 48b)mindestens einen gleichen Materialbestandteil enthalten, insbesonderegebundenen Stickstoff, oder einander gleiche Materialien sind, insbesondereSiliziumnitrid.
    [10] Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet,dass die Schutzschicht (46b) eine Oxidschicht ist, insbesondereeine Siliziumoxidschicht.
    [11] Verfahren nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet,dass die Nutzschicht (48b) nasschemisch strukturiert wird,vorzugsweise unter Verwendung einer Hartmaske (140) und/oder unterVerwendung von Phosphorsäure.
    [12] Verfahren nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet,dass das zu schützendeMaterial (82) im Dielektrikum eines Kondensators (59)enthalten ist, insbesondere eines Kondensators (59), beidem eine Elektrode (78, 84) oder beide Elektroden(78, 84) polykristallines Silizium enthalten oderaus polykristallinem Silizium bestehen, oder dass das zu schützende Materialin einer ladungsspeichernden Schicht eines Speichertransistors enthaltenist, insbesondere in einer allseitig elektrisch isolierten Schicht, oderdass das zu schützendeMaterial in einem Abstandselement (92a) seitlich der Gateelektrode(90) eines Feldeffekttransistors (60) oder imGatedielektrikum eines Feldeffekttransistors (60) enthaltenist.
    [13] Verfahren nach einem der Ansprüche 7 bis 12, dadurch gekennzeichnet,dass die Nutzschicht (48) ein lichtempfindliches Elementbedeckt, insbesondere eine pin-Diode (14), wobei die Nutzschicht (48)vorzugsweise als Antireflexionsschicht verwendet wird.
    [14] Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet,dass das lichtempfindliche Element (14) durch einen Schichtstapelbedeckt wird, der in der angegebenen Reihenfolge mit zunehmendemAbstand zu dem lichtempfindlichen Element enthält: eine thermische Oxidschicht(44), eine abgeschiedene Oxidschicht (46),und die Nutzschicht (48).
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    同族专利:
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    JP2008504705A|2008-02-14|
    US20070187795A1|2007-08-16|
    JP5281620B2|2013-09-04|
    US20090209057A1|2009-08-20|
    WO2006003086A8|2006-03-23|
    DE102004031606B4|2009-03-12|
    US7495306B2|2009-02-24|
    US8058111B2|2011-11-15|
    JP2011018920A|2011-01-27|
    DE102004063997B4|2010-02-11|
    WO2006003086A1|2006-01-12|
    引用文献:
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    EP0353509A1|1988-08-04|1990-02-07|Siemens Aktiengesellschaft|Verfahren zur Herstellung einer integrierten Halbleiteranord- nung mit einem Photoelement und einem npn-Bipolartransistor in einem Siliziumsubstrat|WO2007147790A1|2006-06-17|2007-12-27|X-Fab Semiconductor Foundries Ag|Verfahren zur selektiven entspiegelung einer halbleitergrenzfläche durch eine besondere prozessführung|JPH0779154B2|1989-03-10|1995-08-23|シャープ株式会社|回路内蔵受光素子|
    US5598022A|1990-08-31|1997-01-28|Hamamatsu Photonics K.K.|Optical semiconductor device|
    JPH09219534A|1995-12-06|1997-08-19|Sony Corp|受光素子、光ピツクアツプ及び半導体装置製造方法|
    DE69637636D1|1995-12-06|2008-09-25|Sony Corp|Aus einer Fotodiode und einem bipolaren Element bestehende Halbleitervorrichtung und Verfahren zur Herstellung|
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    申请号 | 申请日 | 专利标题
    DE200410031606|DE102004031606B4|2004-06-30|2004-06-30|Integrierte Schaltungsanordnung mit pin-Diode und Herstellungsverfahren|
    DE102004063997A|DE102004063997B4|2004-06-30|2004-06-30|Verfahren zum Herstellen einer integrierten Schaltungsanordnung|DE200410031606| DE102004031606B4|2004-06-30|2004-06-30|Integrierte Schaltungsanordnung mit pin-Diode und Herstellungsverfahren|
    DE102004063997A| DE102004063997B4|2004-06-30|2004-06-30|Verfahren zum Herstellen einer integrierten Schaltungsanordnung|
    PCT/EP2005/052809| WO2006003086A1|2004-06-30|2005-06-17|Integrierte schaltungsanordnung mit pin-diode und herstellungverfahren|
    JP2007518581A| JP2008504705A|2004-06-30|2005-06-17|ｐｉｎダイオードを備えた集積回路構造およびその製造方法|
    US11/647,550| US7495306B2|2004-06-30|2006-12-28|Integrated circuit arrangement comprising a pin diode, and production method|
    US12/351,623| US8058111B2|2004-06-30|2009-01-09|Integrated circuit arrangement comprising a pin diode, and production method|
    JP2010193888A| JP5281620B2|2004-06-30|2010-08-31|ｐｉｎダイオードを備えた集積回路構造の製造方法|
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